Intelの次々世代CPU「Merom」の姿(PC Watch)
http://pc.watch.impress.co.jp/docs/2004/0315/kaigai074.htm
おなじみ後藤さんのコラムです。65nm世代ではMeromコアでデスクトップとモバイル両方をねらっていこうという計画の模様です。設計リソースの集中が目的と思われます。
Intelは65nmプロセスから問題になるであろう、ゲートからのリーク電流に対応すべく、Hi-K材料をゲート酸化膜に利用することを検討しているようで、これを利用することによって、モバイル用途ではゲート電圧を下げて流用しようと目論んでいるのかもしれません。なんにせよ、65nmからは、回路的なものに加えて、製造技術からの消費電力削減アプローチをかけてくると思われます。
あと、気になったのが下記引用部。
Intel CPUは搭載キャッシュ量を急増させている。Prescott/Baniasの1MBが、Tejas/Dothanでは2MBになり、Meromでは4MBになると言われている。これには2つの意味がある。(1)プロセスの微細化によってSRAMセルのサイズが縮小していること、(2)消費電力の低いSRAMを一定量搭載することでダイ(半導体本体)上の熱を拡散、電力密度を下げる。
これに加えて、デッドスペースの有効活用としての目的も有ると思われます。というのも、プロセスルールが微細化しても、それに追従できないところもあるわけでして、その代表的な部品がボンディングパッドです。ボンディングパッドというのは、チップとパッケージを電気的に接続するための端子です。CPUには多数のパッドが必要です。そのパッドを必要分だけ用意しようと思うと、プロセスルール通りにチップ面積を縮小した場合、パッドが必要数用意できない可能性が有ります。その場合、パッドの下は何もない空間になってしまうので非常にもったいない、デッドスペースにするくらいならSRAMを敷き詰めてしまえというような感じだと思います。*1
デッドスペースに演算回路を入れるという方向も有ったんでしょうが、やっぱり熱の問題が気になるところなので、とりあえず無難なSRAMにしておこうと言うことなんでしょうね。
